>> 週進度報告 << |
碩士班二年級 張國澤 M9407201 M9407201@mail.ntust.edu.tw |
Graduate Student Profile: 1.Problem Definition 2.Significance of the problem 3.Related research 4.(planned) method 5.(expected) contribution |
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| Graduate Student Profile: | ||
| Problem Definition | ||
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電路設計可分類為同步電路和非同步電路設計。同步電路利用時鐘脈衝使其子系統同步運作，而非同步電路不使用時鐘脈衝做同步，其子系統是使用特殊的“開始”和“完成”信號使之同步。由於非同步電路具有下列優點--無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模組性、可組合和可複用性--因此近年來對非同步電路研究增加快速，論文發表數以倍增，而Intel Pentium 4處理器設計，也開始採用非同步電路設計。非同步電路設計除了可用來設計高效能與低電源消耗電路外，也非常適合單晶片系統設計(System-on-a-Chip)，因此，我們設計一個非同步FPGA架構，讓市面上可以找到的FPGA晶片，都可以輕易地加入我們的架構，來達到改善電路的性能。 資料來源: http://www.csie.nctu.edu.tw/chinese/board/index.php3?Entry_Key=247&page=63 |
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| Significance of the problem | ||
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大家熟悉的同步電路設計先天上有些限制與缺點，但非同步電路設計由於不需要用到clock，而有下列優點：low power consumption, high operating speed, less emission of electro-magnetic noise, robustness towards variations in voltage, temperature, and fabrication process parameters, better composability and modularity, and no clock distribution and clock skew problems。根據Turing Award得獎者Ivan E. Sutherland在Scientific American（2002年8月號，中文版國內科學人雜誌2002年10月號），大膽預言“in the coming decades, asynchronous design will become prevalent”。其實，Sutherland在昇陽電腦公司開發的UltraSPARCIIIi處理器晶片，就採用了非同步電路。另外，Intel在1997年曾試做非同步的Pentium-compatible的晶片，在只需要一半耗電下速度達到三倍，但因故未商品化；Intel後來在Pentium 4的指令解碼單元中實際開始使用了非同步電路。還有其他較不為人知的相關發展，例如Philips以非同步8051所做的呼叫器，電力可延長為原來的二倍。由以上的內容可以看出，非同步電路設計將是未來的發展趨勢，不僅能改善系統性能，更能以僅有的FPGA晶片來發展出非同步系統。 資料來源: http://66.102.7.104/search?q=cache:eQP0yJmVWBwJ:dpeecs.nctu.edu.tw/files/course/93-3/5015.doc+%E5%9C%8B%E7%AB%8B%E4%BA%A4%E9%80%9A%E5%A4%A7%E5%AD%B8%E8%AA%B2%E7%A8%8B%E7%B6%B1%E8%A6%81(%E9%99%B3%E6%98%8C%E5%B1%85)&hl=zh-TW |
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| Related research | ||
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本論文描述了三個目前存在的非同步FPGA架構。包括: (1)MONTAGE (2)PGA-STC (3) STACC。而研究的焦點放在三個主要的議題: (1)Hazard avoidance within the function units (2)The ordering and delay of signals (3)Arbitration。MONTAGE是非常普遍的設計架構，包括2個CLK訊號和允許實現相似於非同步電路的同步電路。同時也包括特殊的arbitration cells和提供hazard-free非同步元件的運算單元，使得更適合於delay-insensitive非同步電路。PGA-STC跟MONTAGE的方法很相似，但使用routing resource的方法，讓asynchronous protocols得以實現。STACC是較專業的設計架構，使用four-phase bundled-data protocol。此架構使用array of timing-cell來取代同步的FPGA架構。 [1] R. Payne, “Asynchronous FPGA architectures,” IEE Proceedings on Computer Digital Technology, vol. 143, no 5, pp. 282-286, Sept. 1996 |
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| (planned) method | ||
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設計步驟：1. Function unit design 2. Ordering signals and delay elements design 3. Arbitration design Ｔｏｏｌ：軟體:Xilinx ISE、Modelsim、Balsa 硬體:FPGA實驗板 驗證準則：1. Power consumption 2. Operating speed 3. Emission of electro-magnetic noise 4. Robustness towards variations in voltage 5. Composability 6. Modularity |
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| (expected) contribution | ||
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貢獻: 本論文所提出的非同步架構改善了非同步電路的性能，包括: Power consumption、Operating speed、Emission of electro-magnetic noise、Robustness towards variations in voltage、Composability及Modularity等。透過改善系統的Hazards、Ordering signals and delay signals及Arbitration 來達到系統的最佳化。 未來的研究方向: (1) 未來的非同步FPGA設計將增加routing resource，重點放在nonlocal routing (2) Function units變的更複雜化，例如使用階層式結構。 |
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 Copyright © 2006 Embedded System Lab, Designed by Mino Department of Electrical Engineering, National Taiwan University of Science and Technology |
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